Cadence推最新印刷電路板(PCB)技術
2012-10-11 08:56 來源：電子產品世界 責編：王岑
- 摘要：
- 全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro®印刷電路板(PCB)技術，解決客戶對于高效產品開發的簡化解決方案的需要。
【CPP114】訊：全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro®印刷電路板(PCB)技術，解決客戶對于高效產品開發的簡化解決方案的需要。Allegro 16.6能夠將高速界面的時序閉合加快30-50%，這有賴于時序敏感型物理實現與驗證，其對應的業界首個電子CAD(ECAD)團隊協作環境，面向使用Microsoft SharePoint技術的PCB設計。
“芯片設計師的任務是在緊迫的上市時間限制下開發日益復雜的產品，快速方便地調用本地與國際設計團隊和資源，會帶來極大的競爭優勢，”微軟創新及產品生命周期管理解決方案主管Simon Floyd說，“Cadence® PCB設計工具與SharePoint集成，提供了一種獨特環境，促進團隊協作、設計創建與控制，生產力會得到極大的提升。”
Allegro 16.6產品線的新功能有助于嵌入式雙面及垂直部件的小型化改良，改進時序敏感型物理實現與驗證，加快時序閉合，并改進ECAD和機械化CAD(MCAD)協同設計--這些都對加快多功能電子產品的開發至關重要。
Allegro套件業界領先的PCB設計小型化功能是2011年推出的。Allegro 16.6產品套件繼續利用嵌入式有源及無源元件最新的生產工藝，解決電路板尺寸不斷縮小有關的特定設計問題。元件可利用Z軸垂直潛入到PCB內層，大大減少X和Y軸布線空間。
“我們領先的ECP(C)技術滿足了客戶對于節約成本的小型化需求，”AT&S高級封裝首席運營官Mark Beesley說，“Cadence與AT&S已經合作多年，如今正在解決共同客戶對于高級小型化技術的需要。”
Allegro 16.6通過自動交互延遲調整(AiDT)加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界面的時序約束，例如DDR3等，縮短的程度可達30-50%。AiDT可幫助用戶逐個界面地迅速調整關鍵高速信號的時間，或將其應用于字節通道級，將PCB上的線路調整時間從數日縮短到幾個小時。EMA Timing Designer結合Allegro PCB SI功能，幫助用戶迅速實現關鍵高速信號的時序閉合。
PCB/enclosure協同設計通過ECAD-MCAD流程進行簡化，基于proStep iViP標準的EDMD schema 2.0版本。此流程可減少ECAD和MCAD團隊之間不必要的迭代，縮短產品開發時間。
“芯片設計師的任務是在緊迫的上市時間限制下開發日益復雜的產品，快速方便地調用本地與國際設計團隊和資源，會帶來極大的競爭優勢，”微軟創新及產品生命周期管理解決方案主管Simon Floyd說，“Cadence® PCB設計工具與SharePoint集成，提供了一種獨特環境，促進團隊協作、設計創建與控制，生產力會得到極大的提升。”
Allegro 16.6產品線的新功能有助于嵌入式雙面及垂直部件的小型化改良，改進時序敏感型物理實現與驗證，加快時序閉合，并改進ECAD和機械化CAD(MCAD)協同設計--這些都對加快多功能電子產品的開發至關重要。
Allegro套件業界領先的PCB設計小型化功能是2011年推出的。Allegro 16.6產品套件繼續利用嵌入式有源及無源元件最新的生產工藝，解決電路板尺寸不斷縮小有關的特定設計問題。元件可利用Z軸垂直潛入到PCB內層，大大減少X和Y軸布線空間。
“我們領先的ECP(C)技術滿足了客戶對于節約成本的小型化需求，”AT&S高級封裝首席運營官Mark Beesley說，“Cadence與AT&S已經合作多年，如今正在解決共同客戶對于高級小型化技術的需要。”
Allegro 16.6通過自動交互延遲調整(AiDT)加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界面的時序約束，例如DDR3等，縮短的程度可達30-50%。AiDT可幫助用戶逐個界面地迅速調整關鍵高速信號的時間，或將其應用于字節通道級，將PCB上的線路調整時間從數日縮短到幾個小時。EMA Timing Designer結合Allegro PCB SI功能，幫助用戶迅速實現關鍵高速信號的時序閉合。
PCB/enclosure協同設計通過ECAD-MCAD流程進行簡化，基于proStep iViP標準的EDMD schema 2.0版本。此流程可減少ECAD和MCAD團隊之間不必要的迭代，縮短產品開發時間。
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